El Confinity Low Latency Messaging (CLLM) El software ha sufrido recientemente una importante transformación para aprovechar los beneficios de la tecnología FPGA. En la nueva versión, las funciones y características principales se han descargado en el chip FPGA de la tarjeta Alveo U50. Este movimiento estratégico no solo aumenta la potencia de cálculo de CLLM, sino que también reduce las dependencias de la plataforma del sistema operativo y mitiga ciertas deficiencias. Con casi 1 millón de tablas de consulta (LUT), Alveo U50 puede gestionar tanto la lógica del programa de CLLM como las tareas específicas de la aplicación de manera eficaz.
CLLM ha sido rediseñado y adaptado a una serie de núcleos de ejecución libre en el Alveo U50. Estos núcleos especializados, diseñados para el procesamiento TCP y UDP, manejan de manera eficiente los mensajes CLLM a velocidades de línea Ethernet (en ciclos de reloj).
El CLLM acelerado por hardware aprovecha la carcasa Memory Mapped Slave Bridge de Xilinx y la capacidad de red de baja latencia del U50 a través de redes de 100 G. Admite configuraciones como 4x 10GbE, 4x 25GbE, 1x 40GbE o 1x 100GbE. Además, la excelente capacidad de canalización profunda del FPGA garantiza una latencia mínima y un rendimiento maximizado.
Construido con tecnología de vanguardia, CLLM en la tarjeta aceleradora de centro de datos Alveo U50 ofrece mensajería de multidifusión confiable y de baja latencia que es aún más predecible, determinista e independiente de la plataforma.
